오랫동안 wire 재료로 사용되었던 금(Au)은 가격이 비싸고 계속 가격이 상승하므로, 상대적으로 가격이 낮은 구리(Cu)를 wire 재료로 이용하는 개발이 진행 중입니다. Amkor에서는 Cu wire 공정개발을 10년 전부터 진행했으며, 다양한 package 경험과 0.6~2.0mil까지 검증된 기술이 있습니다. 특히 Lead Frame과 Laminate 제품에 Cu wire bonding 기술을 적용해 대량 양산하기도 합니다. 2006년부터 전 세계 Amkor Factory에서 Cu wire 기술을 이용한 대량 양산을 진행하는 등, 전 세계 Amkor Factory 내에 Cu wire BOM/BKMs가 확립되어 있습니다.

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• Power Management, Baseband
• ASICs and SOCs

패키지용 substrate는 IC 반도체 chip과 PWB(Printed Wiring Board) 보드 기판 간 전기적/기계적/열적 연결하는 기판으로, 반도체 패키지의 구성요소 중 하나입니다. PCB나 PWB와 같은 일반 기판은 데스크톱 PC나 mobile 기기 등에서 흔히 보는 메인보드 기판을 말하는 것이며, 반도체 패키지용에 사용되는 기판은 이보다 고밀도/고집적화된 디자인을 가지는 기판입니다. 그래서 substrate라고 명시해 일반 PCB와 구별합니다. 최근 반도체 미세공정의 급속적인 발전과 지속적인 패키지의 경박단소화 요구에 맞추어, substrate 기술개발 또한 가속하는 중입니다. 더욱이 최근에는 mobile, wearable, 사물 인터넷 등 마켓에서의 고성능 못지않게 저가형 제품 trend의 시장요구에 맞춰 초저가형 substrate의 기술개발도 필요하게 되었습니다. 현재 Amkor에서는 이러한 Market trend와 고객의 요구에 대응하기 위해 substrate 관련 연구개발을 지속해서 진행 중입니다.

일반적으로 반도체 패키지에서 substrate의 cost는 전체 패키지 가격에서 많은 비중을 차지합니다. 이에 따라 가격경쟁력을 갖추기 위해 substrate의 가격을 줄이는 것이 무엇보다 효과적인 solution입니다. 대표적인 예로, 기존 SOP(solder on pad) type의 substrate에서는 IC 반도체 chip과 substrate 간 전기적 연결을 위해 substrate에 솔더범프라는 조건을 갖추고 반도체 chip의 범프와 접합을 통해 패키징했습니다. 그러나 substrate 제조가격이나 수율, 생산성 측면에서 SOP 공정이 상당한 부분을 차지하기에 SOP를 배제하는 기술개발이 이루어졌고, 현재는 non SOP type의 substrate들이 저가형 substrate로서 큰 역할을 합니다. 더욱이 substrate에서 솔더범프가 없어진 대신, 최외층 범프패드나 회로패턴 위에 바로 chip의 범프와 연결하는 기술이 동시에 개발되었고, BOL(Bump on Lead), BOT(Bump on Trace), BOP(Bump on Pad) 등의 chip 실장방식이 그러한 기술들이며, 이러한 구조는 SOP type의 substrate보다 더욱 미세회로 및 미세범프피치를 구현할 수 있다는 성능적 장점이 있습니다.

반도체 실리콘 미세공정의 급속적인 발전과 함께, 갈수록 고성능의 패키지들이 요구됩니다. Substrate 또한 그것에 맞게 기술개발이 이루어지는 중입니다. 또한, 고성능과 더불어 전자기기 장치의 슬림화 요구로 패키지의 form factor는 점진적으로 줄어들고 있기에, substrate의 form factor 역시 줄어들어야 하는 실정입니다. 고성능ž/슬림화의 대표적인 예로, EPS(Embedded Passive in Substrate) 기술과 EDS(Embedded Die in Substrate) 기술이 있습니다. EPS/EDS는 수동소자 또는 능동소자를 substrate 내에 실장함으로써 패키지 슬림화에 적합하며, 전기적 신호연결경로가 단축되어 성능 또한 우수해진다는 장점이 있습니다. 또한, 초고성능 고밀도 substrate 구현을 위해 최근에는 기존 substrate 미세 패터닝 공법이 아닌 반도체 wafer level 패터닝 공법을 활용해, 미세선폭(L/S, Line and Space)을 3㎛ 수준까지 구현하는 substrate 기술개발이 진행 중입니다. 이는 기존의 장치, 재료, 공정을 활용한 wet 공법이 아닌 반도체용 노광장치, 재료, 공정을 활용한 dry 공법을 substrate 제조공정에 맞게 적용ž하고 구현하는 것입니다. Substrate 슬림화 역시 기본적으로 기존 cored type의 substrate에서 coreless type의 substrate로 변화하면서 슬림화와 성능적인 유리함이 있으며, 고밀도ž/고집적화 substrate 기술이 발전함에 따라 substrate의 layer count(층수, 層數)를 줄여가며 슬림화에 대응합니다.

• 50㎛ 이하의 미세피치(Fine Pitch)를 구현할 수 있다.
• Substrate의 층수를 줄여 원가를 절감할 수 있다.
• Electromigration 특성이 뛰어나 대전류용(high current carrying capacity application) 소자에 이용할 수 있다.
• Low-k 디바이스에 이용할 수 있다.
• TSV(Through Silicon Via), CoC(Chip On Chip)와 같은 40㎛ 이하 초미세피치/최첨단 패키지에 이용할 수 있다.